BI-651
Процессорный комплекс на базе 64-битных RISC-V ядер с последовательным исполнением команд.
Сбалансирован с точки зрения энергоэффективности и производительности.
Ключевые параметры
- Настраиваемый набор поддерживаемых расширений команд:
- 64-битное ядро RISC-V с 32-мя целочисленными регистрами (I расширение)
- Целочисленное умножение и деление (M расширение)
- Атомарные операции (A расширение)
- 16-битные инструкции для увеличения плотности кода (C расширение)
- IEEE 754-2008 совместимые вычисления с плавающей запятой одинарной точности (F расширение)
- IEEE 754-2008 совместимые вычисления с плавающей запятой двойной точности (D расширение)
- Инструкции для битовых операций (B расширение)
- Криптографические инструкции (K расширение)
- Специализированные инструкции для отечественной криптографии (Кузнечик, Стрибог, Магма)
- Инструкции для цифровой обработки сигналов (P расширение)
- Декодирование: до 2-х инструкций в такт
- Исполнение: до 2-х инструкций в такт
- До 4-х ядер в комплексе
- Machine, Supervisor и User уровни привилегированности
- 9-ти стадийный конвейер с последовательным исполнением команд
- Предсказание переходов: BTB, BHT, RAS
- Sv39 режим виртуальной памяти
- 4-32 КБ, 2-8-канальный L1 кэш инструкций
- 4-32 КБ, 2-8-канальный L1 кэш данных
- Интегрированный 128 КБ - 2 МБ L2 кэш
- Предварительная загрузка данных в L2 кэш с определением шага запросов (stride prefetcher)
- Прерывания
- Platform Level Interrupt Controller (PLIC)
- Multi-Core Local Interruptor (CLINT): таймер и программные прерывания
- Поддержка локальных прерываний, требующих быстрой обработки
- Core Local Interrupt Controller (CLIC)
- Немаскируемые прерывания (NMIs)
- Поддержка защиты блоков памяти с помощью ECC (SEC-DED)
- Улучшенный контроль доступа к физической памяти (Smepmp расширение)
- Интегрированный контроллер отладки с поддержкой аппаратных точек останова
- Поддержка доступа к системной шине для контроллера отладки без остановки процессорного ядра
- Поддержка двухпроводного JTAG интерфейса (compact JTAG)
- Модуль трассировки
- Поддержка управления энергопотреблением
- AXI интерфейс к системной шине
- AXI интерфейс к периферийным блокам
- AXI порт для когерентного доступа ускорителей
- Производительность
- 2.75 DMIPS/МГц
- 4.64 CoreMark/МГц
- 3.34 SPEC2006 INT/ГГц
- Частота (полная имплементация)
- 1 ГГц (TSMC, 28нм HPC+, 7-track, при наихудших условиях)
- 1.4 GHz (TSMC, 12nm, 9-track, при наихудших условиях)
- 2.1 GHz (TSMC, 12nm, 9-track, при типичных условиях)
Многоядерность
BI-651 может включать до 4-х процессорных ядер, каждое из которых содержит L1 кэши и один общий L2 кэш, обеспечивающий когерентность между ядрами. Когерентность памяти между ядрами позволяет использовать процессорный комплекс в SMP режиме и запускать общую операционную систему на всех ядрах.
Когерентность с периферией и акселераторами
Процессорный комплекс предоставляет специальный AXI порт (front port), подключенный к контроллеру когерентности, который предоставляет когерентный доступ периферии и акселераторам к кэшируемым областям памяти. Это позволяет облегчить разработку программного обеспечении и улучшить производительность.
Подсистема памяти
Полностью неблокируемые L1/L2 кэши с внеочередной обработкой запросов. Поддержка нескольких запросов “в полете” в L1/L2 кэшах. L2 префетчер c определением шага с конфигурируемым числом детектируемых потоков. Параллельный аппаратный обход таблицы страниц (page table walk) для нескольких промахнувшихся в TLB запросов. Наличие TLB первого и второго уровня.
Управление энергопотреблением
Несколько режимов управления энергопотреблением комплекса:
- После вызова WFI инструкции отключается тактирование ядра (WFI состояние)
- Ядро в WFI состоянии, а памяти ядра в sleep режиме
- Ядро в WFI состоянии, а памяти ядра в shutdown режиме
- Ядро отключено по питанию
- Часть памяти L2 отключено (с гранулярностью ¼)
- Процессорный комплекс выключен
Поддержка безопасного входа/выхода в данные режимы:
- Освобождение памяти кэшей
- “Плавное” включение и выключение памяти
Тестовая платформа и ПО
ПЛИС прототип для BI серии включает полный набор инструментов для запуска ОС Linux и работы с ним через сеть Ethernet. Все необходимое программное обеспечение предоставляется, включая сборку Linux, драйвера и руководства пользователя.
Средства разработки
Полный набор средств разработки RISC-V: OpenOCD, GCC, GDB, Eclipse. CloudBEAR предоставляет сконфигурированную среду на базе Eclipse с полным набором средств и примеров для быстрого начала разработки.
Сторонние средства разработки
IAR Embedded Workbench® включает средства отладки, компиляции и оптимизации, которые позволяют пользователям добиться достаточной производительности при максимальной оптимизации размера кода.
SEGGER Embedded Studio для RISC-V – среда разработки для устройств на базе данной архитектуры. Embedded Studio является законченным решением для разработки и отладки Ваших приложений. Включает полный набор средств, run-time библиотеку и симулятор.
TRACE32® debugger for RISC-V. Lauterbach – один из крупнейших поставщиков полных, модульных и обновляемых отладочных средств для микропроцессоров. С 1979 года компания поставляет свои высококлассные отладочные решения по всему миру.
Совместимые JTAG отладчики
BI-651 включает интегрированный отладочный модуль, совместимый со спецификацией RISC-V, что позволяет использовать стандартные отладчики. Список верифицированных отладчиков:
